Zq pin
Listado zq pin
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5v (v ~ v) • 667mhz fck for mb/sec/pin • 8 independent internal bank • programmable cas latency: • programmable additive latency: 0, cl - 2, or cl - 1 clock • programmable cas write latency(cwl) = 7 (ddr-bit pre-fetch • burst length: 8 (interleave without any limit, sequential with starting address “000” only), 4 with tccd = 4 which does not allow seamless read or write [either on the fly using a12 or mrs] • bi-directional differential data strobe • thermal sensor grade b • internal(self) calibration: internal self calibration through zq pin (rzq: 240 ohm ± 1%) • on die termination using odt pin • average refresh period 79us at 85°c • asynchronous reset • pcb: height mm), double sided component::::::::: digital general service::::::::::::: somos mercadolĂder todo tipo de requerimiento informático san martĂn - gba envĂos a todos el paĂs correo argentino o transporte ===================================8us at lower than tcase 85°c, 3each 240-pin dimm uses gold contact fingersthe electrical and mechanical specifications are as follows: features • jedec standard 1memoria kingston 8gb ddrmhz, 8gbyte, 2rx8 1gx72-bit, pc modelo: kvrd3e9s/8g description valueram's 1g x 72-bit (8gb) ddr cl9 sdram (synchronous dram), 2rx8, ecc memory modules, based on eighteen 512m x 8-bit fbga components per modulethe spd's are programmed to jedec standard latency ddr timing of 9-9-9 at 15v (v ~v) power supply • vddq = 1
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5v ± v • 667mhz fck for mb/sec/pin • 8 independent internal bank • programmable cas latency: • programmable additive latency: 0, cl - 2, or cl - 1 clock • programmable cas write latency(cwl) = 7(ddr-bit pre-fetch • burst length: 8 (interleave without any limit, sequential with starting address “000” only), 4 with tccd = 4 which does not allow seamless read or write [either on the fly using a12 or mrs] • bi-directional differential data strobe • internal(self) calibration: internal self calibration through zq pin (rzq: 240 ohm ± 1%) • on die termination using odt pin • on-dimm thermal sensor (grade b) • average refresh period 7a page 1 description this document describes valueram’s m x 72-bit 8gb (mb) ddrmhz cl9 sdram (synchronous dram) registered w/parity, dual-rank memory module, based on thirtysix 512m x 4-bit ddrmhz fbga components8us at lower than tcase 85°c, 3) power w (operating) ul rating 94 v - 0 operating temperature 0° c to 85° c storage temperature -55° c to +100° c continued >>) command time (trfcmin) row active time (trasmin) 36ns (minthis 240-pin dimm uses gold contact fingers and requires +1the electrical and mechanical specifications are as follows: features • jedec standard 15v ± v power supply • vddq = 19us at 85°c • asynchronous reset • pcb: height mm), double sided component specifications cl(idd) 9 cycles row cycle time (trcmin) 49the spd is programmed to jedec standard latency mhz timing of 9-9-9 at 1) refresh to active/refresh 160ns (minkvrd3d4r9s/8g 8gb m x 72-bit pc cl9 registered w/parity 240-pin dimm kingston
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